TSV란 무엇인가: 구멍 6만 개가 D램을 세로로 세운다

HBM 이야기에는 TSV라는 말이 늘 따라붙습니다. 그런데 대개 “실리콘을 관통하는 비아”라는 번역까지만 나오고, 그래서 그게 왜 있어야 하는지는 설명되지 않습니다. 이 글은 그 질문부터 시작합니다.

TSV란 무엇인가

TSV는 Through Silicon Via의 약자입니다. 실리콘 다이를 위에서 아래로 관통하는 구멍을 뚫고 구리로 채운 것입니다. 위에 얹힌 칩과 아래에 있는 칩을 최단 거리로 잇는 세로 배선입니다.

치수를 보면 감이 잡힙니다. imec이 300밀리미터 웨이퍼 양산 조건에서 구현한 표준적인 TSV는 지름 5마이크로미터, 깊이 50마이크로미터입니다. 종횡비 10대 1입니다. 삼성전자는 이 구멍 하나를 사람 머리카락 두께의 약 20분의 1이라고 설명합니다.

뚫는 시점도 중요합니다. 공정 순서에 따라 이름이 갈립니다.

구리를 채우는 방법은 전해도금입니다. 여기서 공극이 생기거나 덜 채워지면 그 다이는 버립니다. 이 한 문장이 뒤에 나올 수율 이야기의 출발점입니다.

왜 옆이 아니라 아래로 뚫나

기존 메모리 패키지는 칩 테두리에 있는 패드에서 금선을 뽑아 기판으로 연결합니다. 와이어본딩입니다. 값이 싸고 검증된 방법입니다.

문제는 개수입니다. JEDEC가 확정한 HBM 규격을 보면 이렇습니다.

SK하이닉스는 자사 기술 설명에서 입출력이 HBM3E의 1,024개에서 HBM4에서 2,048개로 두 배가 됐다고 밝혔습니다. 2,048개의 신호선을 칩 테두리에서 뽑아야 한다고 생각해 보면 왜 방식을 바꿨는지 알 수 있습니다. 테두리는 길이가 정해져 있고, 선을 촘촘히 붙이면 서로 간섭합니다.

TSV는 이 문제를 차원으로 풉니다. 테두리라는 선에서 뽑는 대신, 칩 바닥 면 전체를 연결 자리로 씁니다. 선의 길이가 아니라 면의 넓이가 한도가 되므로 연결 개수가 수십 배로 늘어납니다. 게다가 옆으로 돌아가지 않으니 거리가 짧고, 거리가 짧으면 같은 속도에서 전력을 덜 씁니다. 삼성전자도 TSV의 이점을 와이어본딩 대비 데이터 전송 시간이 짧아 속도가 오르고 전력이 내려간다는 식으로 설명합니다.

구멍이 몇 개나 들어가나

공개된 숫자가 두 개 있는데, 세는 기준이 달라서 그대로 비교하면 안 됩니다.

두 수치의 차이는 기술 격차가 아니라 세는 단위의 차이로 보입니다. 다이 하나 기준인지 스택 전체 기준인지를 통일한 JEDEC 공식 수치는 없습니다. 확실한 것은 자릿수입니다. 한 스택에 수만 개가 들어갑니다.

마이크로범프 16,148개라는 숫자도 같이 봐야 합니다. TSV가 다이를 관통하면, 관통해 나온 자리와 위층 다이를 붙여 주는 접점이 따로 필요합니다. 그게 마이크로범프입니다. TSV는 세로로 뚫는 일이고 마이크로범프는 층 사이를 접합하는 일이어서, 둘은 짝으로 움직입니다.

TSV와 인터포저는 다른 층이다

HBM 설명에서 TSV와 인터포저가 자주 같이 나오는데, 둘은 하는 일이 다릅니다.

TSMC의 CoWoS 계열을 보면 인터포저 쪽 경쟁이 무엇인지 보입니다. CoWoS-S는 실리콘 인터포저를 쓰고 최대 레티클 3.3배, 약 2,700제곱밀리미터까지 갑니다. CoWoS-R은 실리콘 대신 재배선층(RDL)을 쓰고, CoWoS-L은 RDL에 국소 실리콘 브리지를 더해 레티클 3.5배까지 넓힙니다. 인터포저 경쟁은 얼마나 넓게 깔 수 있느냐의 문제입니다. TSV 경쟁은 얼마나 얇은 다이를 몇 장 쌓을 수 있느냐의 문제입니다.

다만 TSMC의 현행 CoWoS 제품 설명에는 인터포저 자체의 TSV에 관한 서술이 없습니다. 인터포저에도 TSV가 있다고 단정하지 않고 넘어가겠습니다.

진짜 병목: 얇게 깎기

여기가 이 글의 핵심입니다. TSV를 뚫는 일은 이미 양산 공정입니다. 어려운 것은 그 다음입니다.

TSV로 아래까지 통하게 하려면 다이 뒷면을 갈아내 구멍이 드러나게 해야 합니다. 그리고 스택 전체가 정해진 높이 안에 들어가야 합니다. JEDEC는 HBM 패키지 높이 한도를 720마이크로미터에서 775마이크로미터로 55마이크로미터 올렸습니다. 이 55마이크로미터가 HBM4에서 마이크로범프를 유지할 수 있게 해 준 여유분입니다.

그 천장 안에서 벌어지는 일을 숫자로 보면 이렇습니다.

SK하이닉스는 16단을 같은 높이에 넣기 위해 칩 두께와 다이 사이 간격, 범프 피치를 대략 절반으로 줄였다고 설명했습니다. 삼성전자는 12단을 8단과 같은 720마이크로미터에 넣었고, SK하이닉스는 12단 HBM3E에서 다이를 40% 더 얇게 만들어 8단과 같은 두께로 36GB를 담았습니다.

즉 단수를 올린다는 말은 성능을 올린다는 말이 아니라 같은 높이에 더 많이 넣는다는 말입니다. 그리고 그 방법은 하나뿐입니다. 더 얇게 깎는 것입니다. 50마이크로미터 이하로 간 다이는 종이처럼 휘고, 휜 다이 사이에 절반으로 좁아진 틈을 채워야 합니다. 이 블로그가 HBM 16단 글에서 다룬 문제가 바로 이 지점입니다.

수율은 더해지지 않고 곱해진다

TSV 스태킹이 왜 병목인지는 산수 한 줄로 설명됩니다.

더해지는 것이 아니라 곱해집니다. 그래서 단수를 올릴 때 개별 다이 수율을 같이 올리지 못하면 스택 수율이 무너집니다. 한 장이 불량이면 이미 붙인 나머지도 함께 버립니다.

여기서 KGD, 즉 알려진 양품 다이라는 말이 나옵니다. 쌓기 전에 미리 걸러내야 한다는 개념입니다. 그런데 이게 간단하지 않습니다. UMC 쪽 발언을 보면 두 가지 난점이 동시에 언급됩니다. 붙인 뒤에는 테스트가 어렵다는 것, 그리고 테스트 자체가 입자 발생원이라는 것입니다. 프로브가 패드에 닿는 행위가 오염과 손상을 만듭니다.

TSV의 다음: 하이브리드 본딩

TSV와 마이크로범프 조합은 한계가 보입니다. SK하이닉스 기술 자료의 설명이 명확합니다. 현재의 열압착 접합 방식은 열팽창계수 차이에서 오는 변형과 응력에 취약해서 약 7마이크로미터 이하 피치에는 적합하지 않다는 것입니다.

그런데 도입 시점에 관한 SK하이닉스의 입장은 뒤로 밀렸습니다. 기술 자료에서는 하이브리드 본딩의 본격 채택이 스택 20단을 넘어가는 HBM4E 또는 HBM5에서 일어날 가능성이 가장 높다고 했는데, Hot Chips 2026 발표에서는 HBM4E까지 MR-MUF를 유지하고 하이브리드 본딩은 HBM5가 최초 적용이라고 정리했습니다. 현재 MR-MUF의 범프 피치는 30마이크로미터이고, 20단에서 하이브리드 본딩이 18마이크로미터 이하로 내려간다는 설명입니다.

삼성전자는 하이브리드 본딩 도입 시점에 관한 공식 발표를 하지 않았습니다. 업계 보도로 도는 시점들은 모두 추정입니다.

그래서 무엇을 보면 되나

TSV는 이미 성숙한 공정이고, 경쟁은 그 주변에서 벌어집니다. 얼마나 얇게 깎아 몇 장을 775마이크로미터 안에 넣는가, 그리고 쌓기 전에 불량을 얼마나 잘 걸러내는가입니다. 앞의 것은 장비와 재료의 문제이고, 뒤의 것은 테스트의 문제입니다. 둘 다 메모리 회사가 혼자 푸는 문제가 아니라서, HBM 이야기에 후공정 장비와 소재 회사가 계속 끼어드는 것입니다.

자주 묻는 질문

TSV는 HBM에만 쓰나요

아닙니다. 다이를 관통해 세로로 잇는 기술 자체는 CMOS 이미지센서나 3D 적층 로직에도 쓰입니다. 다만 뚫는 시점이 다릅니다. D램과 HBM은 소자를 만든 뒤 배선 전에 뚫는 via-middle을 쓰고, 이미지센서는 배선까지 끝낸 뒤 뚫는 via-last를 씁니다.

TSV와 마이크로범프는 같은 것인가요

다릅니다. TSV는 다이 안을 관통하는 배선이고, 마이크로범프는 다이와 다이 사이를 접합하는 돌기입니다. TSV로 아래까지 신호를 내려보내려면 층 사이를 붙이는 접점이 필요하고, 그 역할을 마이크로범프가 합니다. 하이브리드 본딩은 이 범프를 없애고 구리를 구리에 직접 붙이는 방식입니다.

TSV가 HBM 원가에서 얼마를 차지하나요

공개된 수치가 없습니다. TSV 공정이 HBM 원가에서 차지하는 비중이나 TSV 관련 장비 증설 규모를 밝힌 벤더 자료를 찾지 못했습니다. 유통되는 숫자들은 애널리스트 추정이라서 이 글에서는 쓰지 않았습니다.

단수를 올리면 왜 대역폭이 같이 오르지 않나요

단수는 용량을 늘리고 대역폭은 인터페이스 폭과 전송률이 정합니다. 12단에서 16단으로 가면 담는 양이 늘지만, 초당 꺼내는 속도는 JEDEC 규격이 정한 폭과 속도에서 나옵니다. 그래서 HBM4는 단수와 별개로 인터페이스를 2,048비트로 넓혔습니다. 이 구분은 메모리 대역폭 글에서 다뤘습니다.

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참고한 1차 자료: JEDEC HBM4(JESD270-4) 규격 발표, JEDEC HBM3(JESD238) 발표, 삼성전자 12단 3D-TSV 패키징 기술 발표, SK하이닉스 12단 HBM3E 양산 발표, SK하이닉스 하이브리드 본딩 기술 노트, TSMC CoWoS 기술 페이지. 그 밖에 SK하이닉스의 Hot Chips 2026 발표와 JEDEC 높이 한도 상향 및 UMC 관계자 발언, TSV 공정 순서와 종횡비는 이를 다룬 보도를 통해 확인했습니다. imec의 via-middle TSV 치수는 관련 논문에서 가져왔습니다.

글: Watt